|
エルピーダメモリ株式会社（本社：東京都中央区、代表取締役社長 兼 CEO：坂本幸雄、以下エルピーダ）はこのたび、情報インフラ（サーバ、ネットワークルータ、PC等）の高性能化を実現する世界最高水準の超高速DRAM技術２件を開発いたしました。
一つ目の技術は、汎用DRAMと同じ製造プロセスを使って高速SRAM並みのランダムアクセス時間4.8nsを実現するとともに、144MビットというSRAMの4倍の集積度を達成するもので、高いコストパフォーマンスが期待できます。
二つ目の技術は、同一チップでDDR1およびDDR2という二つの仕様を高速かつ高面積効率で実現する回路技術で、1Gビットの量産チップに搭載し、それぞれ400Mbpsと800Mbpsの超高速データレートを達成いたしました。
なお、これら2件の成果は、2004年6月17日から米国・ホノルルで開催された集積回路に関する国際会議『VLSIシンポジウム（2004 Symposium on VLSI Circuits）』にて発表いたしました。
以下に、今回開発した2件の技術の詳細を記載いたします。
［要旨］
エルピーダは株式会社日立製作所（社長：庄山悦彦、以下日立）と共同で、ネットワークルータにおける高速経路検索や、サーバにおけるキャッシュメモリ用途向けに、汎用DRAMプロセスを使った超高速DRAM技術を開発いたしました。この技術は“ツインセルメモリ”と名づけた1ビット当たり2個のメモリセルを用いた超高速メモリアレイと、新たに開発した“3ステージセンシング”と呼ぶ超高速データ増幅方式により実現いたしました。これら新技術を用いて高速SRAM並みのランダムアクセス時間4.8nsを実現するとともに、144MビットというSRAMの4倍の集積度を達成しています。
また、汎用DRAMと同じ製造プロセスを使うため、高いコストパフォーマンスが期待できます。
［背景］
インターネットの普及に伴い、ネットワークの基幹回線におけるトラフィック量や通信速度は近年急速に向上しています。ネットワークを流れる大量のデータを高速に処理するためには、経路の検索や切り替えを行うルータ機器も高性能化する必要があり、これを実現するため、高速、大容量メモリのニーズが高まっています。一方、サーバ機器においてもCPUのマルチスレッド、マルチコア化の流れの中で、キャッシュメモリの大容量化が加速されています。汎用DRAMは大容量ですが、ランダムアクセス時間が20〜60nsに留まっているため、超高速光通信やIPv6に対応するルータ、高性能サーバの要求に応えることが難しくなってきています。一方、高速SRAMは高価であり、大容量のメモリを搭載するためにはコストがかかるという問題があります。
［目的・着眼点］
エルピーダと日立はこの問題を解決するために、汎用DRAMプロセスを用いてランダムアクセス時間を従来の1/3〜1/10に高速化する超高速DRAM技術の開発に取り組みました。汎用DRAMでランダムアクセス高速化のネックとなっている微小信号増幅回路方式の見直しを行い、新しいメモリセルアレイの導入と高感度増幅回路を組み合わせることで、課題を解決できることを見出しました。新たに開発した技術の特徴は次の通りです。
［開発技術］
- ツインセルメモリ
汎用DRAMと同じメモリセルを1ビット当たり2個用い、相補的にデータ信号の読み出しと書き込みを行う方式です。読み出し信号量が2倍に増えるのみならず、相補的な動作をさせることでアンバランスを排除し、ノイズを完全にキャンセルできます。この結果、超高速でのランダムアクセスが可能になりました。今回、汎用DRAMと全く同じメモリセルアレイを使えるようにするため、新規にメモリセル選択制御方式を考案しました。
- ３ステージセンシング
汎用DRAMではメモリセルから読み出される微小な信号を一旦センスアンプで増幅し、その後メインアンプでさらに増幅して出力します。今回、このメインアンプ部を改良し、３ステージで構成される超高感度型メインアンプを開発いたしました。このアンプとツインセルメモリを組み合わせることにより、センスアンプを介さずに信号を増幅することができるようになり、超高速SRAM並みのアクセス時間を達成することができます。
［成果］
これらの技術を基に、エルピーダ独自の0.11μm高速品向け汎用DRAMプロセスを用いて144Mビットのプロトタイプを試作し評価を行いました。この結果、ランダムアクセス時間6ns以下を確認するとともに、十分な動作マージンが得られており、今後チューニングを加えることで4.8nsの目標性能を達成できる見通しを得ることができました。また、入出力ポートを独立させ同時にアクセス可能なアーキテクチャにより、6Gバイト／秒の高データレートも合わせて実現しています。
［要旨］
エルピーダはこのたび、サーバおよびハイエンドPCのメインメモリに最適な、大容量かつ超高速データレート実現する1GビットDDR1／DDR2の共存チップに必要な高速回路技術を開発いたしました。この技術は、DDR2の外部入力コマンドの規則性に注目し、過剰なタイミングマージンを必要としない入力論理回路と、DDR1／DDR2を1チップに共存するための、アクセス速度を犠牲にせずに最小のレイアウト面積を実現する回路方式により達成いたしました。これにより、1GビットDRAMにおいてDDR1で400Mbps、DDR2では800Mbpsの超高速動作を実現、サーバやハイエンドPC向けの大容量、超高速メモリを提供することが可能となりました。
［背景］
プロセッサのクロック周波数が急激に上昇しているのに伴い、メインメモリに対しても、さらなる高速化が要求され、DDR1やDDR2といった高速DRAMが開発されています。現在、サーバ／ハイエンドPC分野ではDDR1とDDR2の過渡期となっており、それに対応した多種類のDRAMをタイムリーに開発、供給することが求められています。
［目的・着眼点］
エルピーダはこのご要求にお応えするため、1GビットDRAMの開発においてDDR1／DDR2を同一チップの配線層切り替えで対応する回路開発に取り組みました。これにより、DDR1／DDR2の配分を市場の需要動向に合わせ柔軟に決定することが可能となります。
データレートの異なる２種類のDRAMを同一チップで実現するために、DDR2では内部クロックを倍周期で用いた入力ラッチ回路を開発いたしました。また、出力バッファ回路においても素子の共用化をはかり、レイアウト面積のオーバヘッドを最小に抑えることに成功しました。新たに開発した技術の特徴は次の通りです。
［開発技術］
- 内部クロックを倍周期で用いた入力ラッチ回路
DDR2のコマンド（ACTV、READ、WRITE）は連続した外部クロックに同期して発行されることはなく、同一デバイスに対して、最速でも2クロックに1回の割合でしかコマンド発行されません。これに着目して、入力クロックに対し倍周期の内部クロックを用いてコマンド入力のラッチ回路を制御する方式を開発いたしました。この内部クロックは、位相が外部クロックの周期分ずれた2系統あり、任意のクロックでコマンドが発行されても取り込むことができます。この結果、DDR1の入力ラッチ部と同一回路構成で、DDR2の最小周期のクロック（2.5ns）に対しても動作マージンを持つ回路を実現できました。実測の結果、2.15nsと非常に短い入力クロック周期でも動作することを確認しています。
- 出力バッファ回路のDDR1／DDR2共用化
DDR1とDDR2は異なる外部電圧（2.5Ｖと1.8Ｖ）を使用するため、外部電圧で直接駆動する出力バッファ回路の共用部におけるデバイス選択が問題となっていました。DDR1では外部出力電圧が高いため、薄いゲート酸化膜を有する低電圧高速デバイスは使用できません。一方、DDR2においてDDR1と同じ耐電圧重視の厚い酸化膜を有した出力回路を用いると、レイアウト面積の増大とそれに伴う出力容量の増加を招く問題があり、使用するデバイスに制約がありました。さらにDDR2においては、低電圧でも高い出力電流駆動力と高速データレートをメモリシステム上で実現するために、ODT（チップ上のデータバス終端回路）、OCD（出力回路インピーダンス調整回路）機能を実装する必要があり、実装面積に対するインパクトが大きく省面積化設計が最重要課題でした。そこで、DDR1の出力バッファ回路で使用している厚い酸化膜のデバイスをDDR2の出力バッファ回路にも最大限に利用して、DDR2の出力回路でしか使用しない薄いゲート酸化膜を有するデバイスと最適に組み合わせて使用することにより、レイアウト面積（出力容量）最小かつDDR2で要求される高速データレートを実現いたしました。
［成果］
これらの技術を基に、0.10μmプロセスにて、1GビットDRAMの試作を行い評価した結果、外部電源ワースト条件でもクロックサイクル2.15nsを実現しDDR1で400Mbps、DDR2に対しては800Mbpsの超高速動作を高い歩留まりで取得できることを確認いたしました。また、DDR1／DDR2チップ共用に伴うレイアウト面積増加分を0.3％に抑えることにも成功しています。
以 上
ニュースリリースに掲載されている情報は、発表日現在の情報です。その後予告なしに変更されることがございますので、あらかじめご了承ください。
|
