世界最速の動作速度を実現する
512MビットDDR3 SDRAMの回路技術

［要旨］
　エルピーダメモリ株式会社（本社：東京都中央区、代表取締役社長 兼CEO：坂本幸雄、以下エルピーダ）は、このたび、DDR3 SDRAMに必要な高速かつ低電力を実現する回路技術を開発しました。
　今回開発したのは、高速なデータ読み出しを実現する転送回路技術とDRAM出力部での安定した高速データ転送を実現するデータ読み出しタイミング発生回路技術に関するものです。
　エルピーダはこれらの回路技術を使用し、データ読み出し時間（カラムアクセス時間）8.75nsで、1.6Gbpsの高速データ転送を実現する、512MビットDDR3 SDRAMを製品化しました。この製品はハイエンドサーバやハイエンドPCのメインメモリに最適な超高速次世代DRAMとなります。

［背景］
　プロセッサの動作周波数が急激に上がっているのに伴い、DRAMに対してさらに高速な動作を低消費電力で実現することが要求され、DDR1やDDR2という高速DRAMが標準化されました。さらに現在は、DDR2の倍の高速動作を実現するDDR3の標準化が進められています。DDR3は、1.5Vの低電圧での高速データ読み出しおよび高速データ転送を実現する次世代DRAMとして期待されています。

［目的・着眼点］
　エルピーダはこの期待に応えるために、512Mビットの容量を有した次世代DDR3 SDRAMの開発において、他社より秀でた高速データ読み出しおよび高速データ転送を実現する回路技術の開発に取り組みました。
　その結果、DRAM内部のメモリアレイより一括して読み出したデータを時分割で出力回路に転送することで、必要データ信号線本数を少なくして寄生容量を削減できることにより、DRAM内部で高速なデータ読み出しが可能になることを見出しました。
　また、DDR2に比べて2倍のサイクルタイムで外部より入力されるクロック信号に対して、データ読み出しタイミング発生を制御する十分な動作マージンを有するカウンタ回路を開発し、高速データ転送を実現する技術を見出しました。
　新たに開発した技術の特長は次のとおりです。

［開発技術］

1. 時分割にてメモリアレイ内部の一括したデータを転送する回路技術
   　DDR3の基本仕様はDRAMメモリアレイから一度に8ビット（8個）のデータを読み出すことで、アレイ内でのデータ読み出し速度に対し、DRAM周辺回路では8倍高速なデータ読み出しを実現するものです。
   　エルピーダでは、アレイから読み出すデータの出力バッファ回路への転送を、時間をずらし2度に分けて（時分割で）実行することで、信号線の本数を1/2に削減しました。その信号線削減により、信号線の間隔を拡大でき、寄生容量の低減を実現しました。
   　その結果、高速かつノイズに強く、さらに、転送時に集中消費する電流を分散させることのできるデータ転送回路の開発に成功しました。
   　実測の結果、DDR3仕様である1.5Vの低電圧において、8.75nsの高速なデータ読み出し時間（カラムアクセス時間）を十分満足することを確認しております。
2. 入力クロック信号の倍周期で動作するデータ読み出しタイミング発生回路技術
   　メモリアレイからデータを読み出す起動タイミングは、入力されるクロック信号の振幅の数（クロック数）をDRAM内部のカウンタで数え、指定されたクロック数（CASレーテンシ）に応じて読み出し起動信号を発生するカウンタ回路で制御する必要があります。しかし、DDR3の仕様では、最高800MHzのクロック信号がDRAMへ入力されるため、DDR2の場合の400MHzに比べて倍速のクロック信号に対応するカウンタ回路が必要となります。つまり、入力クロック信号が高速になるに従い、この回路の動作時間の確保が困難になり、かつDRAM内の多くのカウンタを高速クロック信号で動作させるために、消費電力の増加も問題になっています。
   　エルピーダは前述の指定されるCASレーテンシがDDR3標準仕様として定められた数種のクロック数から、DRAM電源投入時などに選択されることに注目しました。指定されるクロック数が偶数の場合と奇数の場合の2系統に分けたカウンタ回路を採用し、その回路を制御するのは、外部からの入力クロック信号をDRAM内部で倍周期に分周したクロック信号で対応しました。つまり、1/2のカウンタ回路を倍周期のクロック信号で動作させることにより、カウンタの動作時間を確保し、カウンタ動作数を1/2にして電流を低減した回路技術の開発に成功いたしました。
   　実測の結果、DDR3の最高速仕様である800MHzの入力クロック信号まで対応可能なことに加え、DRAM出力部における1.6Gbps高速データ転送速度を確認しました。さらに、この高速な入力クロック信号に対しても、クロック動作状態の待機時電流を22％低減できることを確認いたしました。

［成果］
　これらの技術をもとに、512MビットDDR3 SDRAMを90nmプロセスで試作／評価した結果、低電圧1.5Vにおいて、データ読み出し時間（カラムアクセス時間）8.75ns、データ転送速度1.6Gbpsの実現を確認しました。
　今回開発した技術の採用により、他社に先駆けて、低電圧で高速性に優れたDDR3製品の安定生産への確実な足がかりをつかむことができ、現在、市場投入を見込んだ量産準備を進めています。
　なお、本成果は、2006年2月5日から米国サンフランシスコで開催された「国際固体素子回路会議（ISSCC：2006 IEEE International Solid-State Circuits Conference）」にて発表いたしました。

以上

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