EDJ5316BBBG
- 容量：512M bits
- ビット構成
−4M words x 16 bits x 8 banks
- パッケージ：96-ball FBGA
−鉛フリー（RoHS指令準拠）、ハロゲンフリー
- 電源電圧：VDD, VDDQ = 1.5V ± 0.075V
- データレート：1333Mbps/1066Mbps (max.)
- 2KBページサイズ
−ロウアドレス：A0 to A11
−カラムアドレス：A0 to A9
- 8バンク並列動作
- インターフェース：SSTL_15
- バースト長（BL）：8 and 4 with Burst Chop (BC)
- バーストタイプ（BT）：
−シーケンシャル (8, 4 with BC)
−インターリーブ (8, 4 with BC)
- /CASレーテンシ（CL）：5, 6, 7, 8, 9, 10
- /CAS Writeレーテンシ（CWL）：5, 6, 7
- プリチャージ：バーストリード／ライト時オートプリチャージ選択可能
- 出力ドライバ強度：RZQ/7, RZQ/6 (RZQ = 240Ω)
- リフレッシュ：オートリフレッシュ、セルフリフレッシュ
- リフレッシュサイクル
−リフレッシュ間隔
0℃ ≦ TC ≦ +85℃の場合、7.8 µs
+85℃ ＜ TC ≦ +95℃の場合、3.9 µs
- 動作温度範囲（ケース）
−TC = 0℃ 〜 +95℃
- ダブルデータレートアーキテクチャーにより、1クロックにつき2ビット分のデータ転送を実施
- 8ビットプリフェッチ/パイプラインアーキテクチャーにより高速データ転送を実現
- レシーバでのデータ取り込みに使用のため、双方向性データストローブ（DQS, /DQS）をデータと共に送受信
- リードデータはDQSのエッジに、ライトデータはDQSのセンターに同期して動作
- 差動クロックを採用（CK and /CK）
- DLLがクロックにあわせてDQとDQSのタイミングを調整
- コマンド入力はCKの立ち上がりエッジ側に、入出力およびデータマスクはDQSの立ち上がりと立ち下がりの両エッジに同期
- ライトデータへのデータマスク（DM）
- Additive Latency（AL）設定とPosted CAS機能によりコマンドとバス効率が向上
- On-Die Termination (ODT) for better signal quality
- Synchronous ODT
- Dynamic ODT
- Asynchronous ODT
- ZQ calibration for DQ drive and ODT
- Programmable Partial Array Self-Refresh (PASR)
- /RESET pin for Power-up sequence and reset function
- SRT range:
- Normal/extended
- Auto/manual self-refresh
- Programmable Output driver impedance control
| Part Number |
Grade |
Package |
Datasheet |
IBIS |
Verilog |
| EDJ5316BBBG-DG-F |
DDR3-1333G(8-8-8) |
96-FBGA |
E1349E20 |
TBD |
TBD |
| EDJ5316BBBG-DJ-F |
DDR3-1333H(9-9-9) |
96-FBGA |
E1349E20 |
TBD |
TBD |
| EDJ5316BBBG-AE-F |
DDR3-1066F(7-7-7) |
96-FBGA |
E1349E20 |
TBD |
TBD |
|
